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單項(xiàng)選擇題

在Verilog HDL的關(guān)系運(yùn)算，如果關(guān)系是真，則計(jì)算結(jié)果是（）。

A.0
B.1
C.x
D.z

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單項(xiàng)選擇題

在Verilog HDL的邏輯運(yùn)算中，設(shè)A=8`b11010001，B=8`b00011001，則表達(dá)式”A^B”的結(jié)果為（）。

A.8`b00010001
B.8`b11011001
C.8`b11001000
D.8`b00110111

單項(xiàng)選擇題

在Verilog HDL的邏輯運(yùn)算中，設(shè)A=8`b11010001，B=8`b00011001，則表達(dá)式”A〡B”的結(jié)果為（）。

A.8`b00010001
B.8`b11011001
C.8`b11001000
D.8`b00110111

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