你可能感興趣的試題

綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，在下面對(duì)綜合的描述中，（）是錯(cuò)誤的。

A.綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過程。
B.綜合就是將電路的高級(jí)語言轉(zhuǎn)化成低級(jí)的，可與FPGA/CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件。
C.為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束。
D.綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系是唯一的（即綜合結(jié)果是唯一的）。

單項(xiàng)選擇題

IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位提供用VHDL等硬件描述語言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路的IP核為（）。

A.軟IP
B.固IP
C.硬IP
D.全對(duì)

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大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，其中CPLD通過（）實(shí)現(xiàn)其邏輯功能。

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綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，在下面對(duì)綜合的描述中，（）是錯(cuò)誤的。

IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位提供用VHDL等硬件描述語言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路的IP核為（）。

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大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，其中CPLD通過（）實(shí)現(xiàn)其邏輯功能。

綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，在下面對(duì)綜合的描述中，（）是錯(cuò)誤的。

IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位提供用VHDL等硬件描述語言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路的IP核為（）。