A.綜合就是將電路的高級語言轉(zhuǎn)化成低級的，可與FPGA/CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件
B.為實現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束
C.綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系不是唯一的
D.綜合是純軟件的轉(zhuǎn)換過程，與器件硬件結(jié)構(gòu)無關(guān)

A.信號相當于器件內(nèi)部的一個數(shù)據(jù)暫存節(jié)點。
B.信號的端口模式不必定義，它的數(shù)據(jù)既可以流進，也可以流出。
C.在同一進程中，對一個信號多次賦值，其結(jié)果只有第一次賦值起作用。
D.信號在整個結(jié)構(gòu)體內(nèi)的任何地方都能適用。