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填空題

FPGA/CPLD設(shè)計(jì)流程為：原理圖/HDL文本輸入→（）→綜合→適配→（）→編程下載→硬件測(cè)試。

答案：功能仿真；時(shí)序仿真

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Verilog HDL常用兩大數(shù)據(jù)類型：（）、（）。

答案：線網(wǎng)類型；寄存器類型

Verilog HDL中的端口類型有三類：（）、（）、輸入/輸出端口。

答案：輸入端口；輸出端口

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