單項選擇題

下列關(guān)于狀態(tài)機說法錯誤的是（）。

A.moore機的輸出只與當前狀態(tài)有關(guān)。
B.mealy機的輸出與當前狀態(tài)和輸入都有關(guān)。
C.在Verilog代碼中，求次態(tài)和輸出，必須用case語句。
D.體現(xiàn)在verilog代碼中就是，moore機的最后輸出邏輯只判斷當前狀態(tài)，mealy機的輸出邏輯中判斷當前狀態(tài)和輸入。

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單項選擇題

根據(jù)以下代碼always@（posedge clk）begin if （!rst_n）q<=a；判斷rst_n信號：（）。

A.同步，高電平有效
B.同步，低電平有效
C.異步，低電平有效
D.異步，高電平有效

單項選擇題

下列Moore型狀態(tài)機采用Verilog語言主控時序部分正確的是（）。

A.always@（posedge clk or negedge reset）begin if（!reset）current_state<=s0；else current_state<=next_state；end
B.always@（posedge clk ）begin if（!reset）current_state<=s0；else current_state<=next_state；end
C.always@（posedge clk t）if（reset）current_state<=s0；else current_state<=next_state
D.always@（posedge clk or negedge reset）if（reset）current_state<=s0；else current_state<=next_state

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下列關(guān)于狀態(tài)機說法錯誤的是（）。

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根據(jù)以下代碼always@（posedge clk）begin if （!rst_n）q<=a；判斷rst_n信號：（）。

下列Moore型狀態(tài)機采用Verilog語言主控時序部分正確的是（）。

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下列關(guān)于狀態(tài)機說法錯誤的是（）。

根據(jù)以下代碼always@（posedge clk）begin if （!rst_n）q<=a；判斷rst_n信號：（）。